“埋入式封装” 这个词比较宽，我先联网确认它在当前语境下指哪一种工艺，以及最新有哪些进展。
埋入式封装到底把什么埋进去了：从英飞凌把 1200V SiC 塞进 PCB 说起
埋入式封装的核心是把裸芯片直接嵌入基板或 PCB 内部，而非把芯片放在载板上再套外壳，因此能明显缩短互连、降低寄生参数、压低封装厚度；代价是芯片一旦坏了，整块板也一起报废。 最新的标志性案例来自英飞凌：2026 年 10 月 27 日（德国时间）它发布 ENDOPACK 技术，把第 2 代 1200V SiC MOSFET「Automotive Gen2p CoolSiC」直接埋进 PCB，做成 ENDOPACK Cell 供电动车牵引逆变器使用，寄生电感从传统结构的 20nH 降到 2nH 以下，开关损耗降低 30%，CLTC 工况下效率约 99.5%，峰值功率密度最高 200kW/L，整车续航有延长 7% 的可能，搭载车型计划 2027 年量产。英飞凌称这是「取得车规认证的高耐压芯片埋入方案中业界首个」。这里要注意三个限定词：车规认证、高耐压、芯片埋入；它并不是「史上第一个埋入式封装」。
一、先界定：中文里的「埋入式封装」至少指三条不同的路线
| 路线 | 埋什么 | 埋到哪里 | 典型代表 |
|---|---|---|---|
| 芯片埋入 PCB（chip embedding / EDP） | 裸芯片、无源器件 | 多层 PCB 或有机基板的介质层内 | 英飞凌 ENDOPACK、Fraunhofer IZM、ASE a-EASI |
| 芯片预埋基板（embedded die substrate） | SiC／GaN 功率晶粒 | 多层 ABF 基板 | 环旭电子 SiC 预埋基板 |
| 光电器件埋入（embedded photonics） | 矽光子收发器 | 有机基板 + 聚合物光重布线层 | 日本 AIST × 京瓷 AOP 基板 |
三条路线工艺相近但目的不同：第一条追求低寄生和薄型化，第二条追求绝缘与功率密度，第三条追求光 I/O 密度。看到「埋入式封装」四个字，先问清是哪一条，否则很容易把功率器件的结论套到高速数字或光通信上。
二、为什么现在被反复提起：三个物理层面的硬收益
收益一：互连变短，寄生参数直接下降。 传统功率模块把芯片放在基板上、用键合线引出，回路长、电感大。英飞凌把芯片埋进 PCB 后，寄生电感从 20nH 降到 2nH 以下，随之开关损耗降 30%。在 SiC 这种高 dv/dt 器件上，寄生电感是开关损耗和电压过冲的主要来源，这一项是埋入式最有说服力的地方。
收益二：厚度和面积同时缩小。 去掉引线框架、封装基板、塑封外壳，芯片几何尺寸可缩小到原来的很小一部分；STI 的 IC/DT 技术在外层面积上做到 66% 的缩减。对手机、可穿戴、车载模块这类空间受限场景，这比性能提升更直接。
收益三：散热路径可以重排。 芯片直接贴到大块金属 pad 上，热阻比「芯片 — 焊料 — 引线框架 — 外壳」这条长链短得多。IMAPS 的论文指出，如果能用两层埋入式基板满足设计，散热可与引线框架封装相当，而电性能还更好。
三、英飞凌 ENDOPACK 的关键数字，全部要看测试条件
| 指标 | 数值 | 口径说明 |
|---|---|---|
| 耐压 | 1200V | SiC MOSFET，车用牵引逆变器级 |
| 寄生电感 | 由 20nH 降至 <2nH | 与「传统结构」对比，不是与某一具体模块对比 |
| 开关损耗 | 降低 30% | 基于上述电感改善 |
| 效率 | 约 99.5% | 中国 CLTC 工况条件下 |
| 峰值功率密度 | 最高 200kW/L | 官方称来自试制与仿真数据 |
| 续航影响 | 有延长 7% 的可能 | 整车层面推算，非实测 |
| 开发周期 | 最多缩短至原来的 1/3 | 复用车规 PCB 设计与既有产线 |
| 量产状态 | 已具备量产条件 | 搭载车型 2027 年量产 |
表格最后三行需要划重点：200kW/L、7% 续航、1/3 开发周期，分别来自「试制与仿真」「可能性」「官方估算」，并非量产车实测。 把它们当作方向性指标而非承诺值，读起来才不失真。
设计自由度是它另一个卖点：传统功率模块受外壳形状限制，芯片排布基本定死；ENDOPACK Cell 可以按功率需求和安装空间调整芯片数量与位置，一块 PCB 里可以集成多个 cell，不同车型平台共用同一套设计资产。这也是「开发周期缩短到 1/3」的来源 —— 省的是重新设计模块和调整产线的时间。
四、工艺怎么走：两条路线，选错就做不到
| 路线 | 芯片朝向 | 接触方式 | 适合什么 |
|---|---|---|---|
| Face-down | 接触面朝下，类似倒装 | 非导电胶固定在薄铜箔上，压合后激光钻孔 + 镀铜 | 细间距、高密度逻辑芯片 |
| Face-up | 接触面朝上，类似引线键合 | 通过埋入材料接触，可用厚铜或预成型内层 | 垂直器件：功率 MOSFET、IGBT、二极管 |
Face-up 是 Fraunhofer IZM 的路线，关键差异在于接触不再受铜箔限制，连接材料也不限于非导电胶 —— 导电胶、焊料、烧结银都能用。这正是功率器件埋入的技术基础：烧结银的薄连接层热阻和电阻都低，才撑得住 1200V／大电流。
通用流程可以压缩成六步：
- 载板上铺铜箔，做出芯片安放位置与第一层互连；
- 芯片贴装（die attach），选择胶、焊料或烧结材料，这一步决定热阻；
- 压合 prepreg／RCC 与覆盖铜箔，把芯片封进介质层；
- 激光钻孔打通到芯片焊盘，等离子清洁、活化；
- 电镀铜填孔，形成微孔互连；
- 光刻 + 蚀刻做出线路，最后阻焊与表面处理（ENEPIG／OSP）。
IME 类机构的工艺线目前最大可处理 610×456mm 基板，线宽／间距从 50µm 往 15µm 攻关，接触间距从 120µm 往 50µm 攻关 —— 这两个数字决定了埋入式封装能覆盖多高密度的芯片。
五、真正的门槛不在「能不能埋」，而在埋进去之后
坑一：Known Good Die 问题。 埋入用的是裸芯片，封装前没有成品测试这一道关。芯片本身如果有隐性缺陷，埋进去之后才发现，整块多层板就报废。所以 die-last（先做基板、后贴芯片）工艺才被看重 —— 它允许基板先测一遍，再贴 KGD，把损失控制住。
坑二：不可返修。 这是埋入式封装最硬的代价。表面贴装的器件坏了可以拆换，埋进介质层的芯片坏了只能整板报废。它适合高可靠、长寿命、批量稳定的产品，不适合迭代快、单件价值敏感的场景。
坑三：埋入后的测试策略缺失。 芯片在介质层内，探针够不到，只能靠测试结构（菊花链、测试焊盘）间接验证。IMAPS 的论述很直白：埋入之后该做什么测试、用什么工具，行业至今没有标准答案。
坑四：设计规则和软件缺位。 主流基板设计工具对埋入器件的禁布区、厚度、缓冲空间、贴装公差缺少成熟规则库；基板厂传统上也不具备裸芯片的库存管理、减薄、凸点、切割、ESD 管控能力。这不是技术问题，是产业链配套问题。
六、同期其他「埋入」路线，说明这条路正在分叉
| 案例 | 埋入对象 | 关键数据 | 阶段 |
|---|---|---|---|
| 英飞凌 ENDOPACK | 1200V SiC MOSFET 埋入 PCB | 电感 <2nH、损耗 −30%、效率 99.5% | 具备量产条件，2027 上车 |
| 环旭电子 SiC 预埋基板 | SiC 晶粒预埋多层 ABF 基板 | 封装本体自带绝缘、无线键合、可容更大芯片 | 2026 年 5 月发布，展于 PCIM Europe |
| AIST × 京瓷 AOP 基板 | 矽光子收发器埋入有机基板 | 112 Gbps PAM4，TDECQ 3.35dB，过 400G-FR4 门槛 | ECTC 2026 首次主动点亮 |
| 英特尔 EMIB + 玻璃芯基板 | 桥接芯片嵌入基板、玻璃替代有机 | 互连密度提升最高 10 倍 | 样品阶段，量产基地改造中 |
四家的共同点很清楚：埋入式的价值锚点正在从「小型化」转向「性能」—— 功率侧要低电感，光通信侧要高 I/O 密度，AI 芯片侧要高互连密度。小只是副产品。
七、什么场景该用，什么场景别用
值得上：
- 高 dv/dt 的 SiC／GaN 功率回路，寄生电感是主要损耗来源。
- 空间被严格约束的模块化产品（车载、可穿戴、医疗植入）。
- 需要把无源器件和芯片集成到同一层、缩短回路的高频电路。
- 批量稳定、验证周期长、对可靠性要求高于对返修便利性要求的产品。
暂时别急：
- 迭代快、样品多、需要反复改板的研发阶段 —— 埋进去就改不动。
- 单板价值高且良率尚未稳定的新产品 —— 一次报废成本太高。
- 缺乏 KGD 供应能力、缺乏埋入测试方案的产线 —— 工艺可行但管控不了。
【相关 FAQ】
问题 1：埋入式封装和先进封装是一回事吗？
回答 1：是包含关系，不是等同。埋入式封装属于先进封装的一条分支，特点是直接把裸芯片嵌入基板或 PCB 介质层内部，与 2.5D／3D 堆叠、fan-out、玻璃基板并列。英飞凌 ENDOPACK 把 1200V SiC MOSFET 埋进 PCB 就是典型例子；它的收益来自互连变短带来的低寄生参数，而不是靠更先进的制程节点，所以埋入式封装解决的是封装级集成问题，不是晶体管密度问题。
问题 2：埋入式封装最大的技术难点是什么？
回答 2：难在埋进去之后的管控，不在埋这个动作本身。埋入式封装使用裸芯片，封装前没有成品测试关，芯片若有隐性缺陷，埋入多层板后整板报废，这就是 Known Good Die 问题；同时埋入后不可返修、探针够不到、缺少统一的埋入后测试标准。英飞凌 ENDOPACK 能推进到量产，靠的是长期低耐压埋入量产经验加车规级工艺积累，不只是单项工艺突破。
问题 3：英飞凌 ENDOPACK 说的「业界首个」该怎么理解？
回答 3：限定在「取得车规认证的高耐压芯片埋入方案」。英飞凌的原话有三个限定层：车规认证、高耐压（1200V）、芯片埋入。埋入式封装本身已有多年历史，Fraunhofer IZM、ASE 等机构在低耐压与逻辑器件上早有量产或验证；ENDOPACK 的新意是把这条路推到 1200V 车规功率器件，不是说埋入式封装第一次出现。
问题 4：埋入式封装能把寄生电感降到多低，为什么这么重要？
回答 4：英飞凌 ENDOPACK 把寄生电感从传统结构的 20nH 降到 2nH 以下。寄生电感在 SiC 这类高开关速度器件上会直接放大电压过冲与开关损耗，回路越短、电感越小，开关损耗越低 ——ENDOPACK 据此把开关损耗降低 30%，在 CLTC 工况下效率约 99.5%。这也是埋入式封装在功率领域比在逻辑领域更有说服力的原因：它的收益与器件的物理特性直接挂钩。
问题 5：埋入式封装有哪几种工艺路线，怎么选？
回答 5：主要看芯片朝向，分 face-down 和 face-up。face-down 是芯片接触面朝下、用非导电胶固定在薄铜箔上，压合后激光钻孔镀铜，适合细间距高密度芯片；face-up 是接触面朝上、通过埋入材料接触，可用厚铜或预成型内层，连接材料可选导电胶、焊料、烧结银，适合功率 MOSFET、IGBT 这类垂直器件。英飞凌 ENDOPACK 走的是功率器件路线，环旭电子的 SiC 预埋基板同样属于功率侧，而 AIST 与京瓷的埋入式光基板则是把矽光子收发器埋进有机基板。
问题 6：埋入式封装会取代传统封装吗？
回答 6：不会，它会长期与传统封装并存。埋入式封装的优势是低寄生、薄型化、高功率密度，劣势是不可返修、良率管控难、设计规则与测试标准缺失，所以它更适合批量稳定、可靠性优先的场景，比如车规功率模块、高频模块、空间受限的可穿戴设备。英飞凌自己也说明 ENDOPACK 是从低耐压埋入经验向高压功率电子的扩展，未来会覆盖不同耐压等级与用途，而不是全面替换现有封装体系。
【参考资料】
[2026-11-02]（Infineon、1200V SiC を PCB に埋め込み EV 向け：开発期间を最大 3 分の 1 に）EE Times Japan
[2026-06-25]（ECTC 2026：AIST × 京瓷 内嵌矽光子光封装基板首次主动点亮）Simple Tech and Trend
[2026-05-27]（环旭电子于 PCIM Europe 2026 展示先进碳化硅芯片预埋封装技术）21ic 电子网
[2026-05-26]（英特尔加码玻璃基板 欲打造全球首座量产基地）财联社・科创板日报
[2026-05-07]（Bare Die Embedding von Si、SiC、GaAs：埋入式封装的烧结与微孔互连工艺）Fraunhofer IZM
[2023-11-02]（Einbetten：芯片埋入电路板的 face-down 与 face-up 两种装配方式）Fraunhofer IZM
【免责声明】
本文基于厂商新闻稿、公开技术论文与产业媒体报道整理，非商业推广，也不构成工艺选型或采购建议。「埋入式封装」在中文语境下同时指芯片埋入 PCB、芯片预埋基板、光电器件埋入基板三条不同路线，本文已分列说明，请勿跨路线套用数据。英飞凌 ENDOPACK 的寄生电感、开关损耗、效率、峰值功率密度与续航影响等数据，官方表述分别对应「传统结构对比」「CLTC 工况」「试制与仿真数据」「整车层面推算」，其中 7% 续航与 1/3 开发周期为估算或可能值，非量产实测；「业界首个」限定为「取得车规认证的高耐压芯片埋入方案」，不代表埋入式封装技术首次出现。环旭电子、AIST 与京瓷、英特尔的同类技术处于样机、验证或量产基地改造等不同阶段，进度以各公司后续披露为准。文中工艺参数（线宽／间距、接触间距、可处理基板尺寸）为研究机构公开的工艺能力，非所有产线通用水平。市场有风险，技术判断请结合自身产品验证结果。