光模块中 156.25MHz 是高速以太网 SerDes 与 CDR 电路使用的标准参考时钟，这个频率不是随便设定，由早期 SONET/SDH 传输标准演变而来，核心优势是可以通过整数倍频生成 10G、25G 等主流单通道线路速率，方便 PLL 锁相、降低抖动，支撑 CDR 时钟数据恢复电路稳定采样高速串行比特流。早期光通信采用 OC-3 标准 155.52MHz 基准时钟，但是这个频点在扩展到以太网高速速率时会出现小数分频，引入额外抖动误差，行业微调频率到 156.25MHz，所有主流以太网线路速率都可以用整数乘法得到，消除小数分频带来的累积时序误差。完整落地流程是硬件选型低抖动 156.25MHz 差分晶振，接入光模块 DSP/SerDes 的参考时钟输入，发送端 PLL 基于该参考时钟倍频生成串行比特时钟，把并行数据转成高速串行信号并驱动激光器；接收端光电转换后，CDR 电路以 156.25MHz 作为初始参考，锁定收到数据流的相位，恢复采样时钟，再把串行数据转回并行，最后做眼图、抖动、误码率测试验证链路稳定性。156.25MHz 这套时钟架构跨 10G、25G、100G、400G 多代光模块沿用，极大简化高速光通信硬件与 CDR 电路设计。
一、156.25MHz 物理源头与速率数学关系
- 标准演化源头
- 核心整数倍频关系
SONET OC-3 原始基准 155.52MHz，适配早期 SDH 光传输。当 IEEE 高速以太网发展，155.52MHz 倍频后会出现小数，PLL 小数分频会引入抖动，为适配 10GBASE-R、25GBASE-R，行业重新选定 156.25MHz 作为参考时钟。
| 线路标准 | 串行线路速率 | 计算公式 |
|---|---|---|
| 10GBASE-R | 10.3125Gbps | 156.25MHz × 66 = 10.3125Gbps |
| 25GBASE-R | 25Gbps | 156.25MHz × 160 =25Gbps |
关键点：全部为整数倍，PLL 只做整数分频倍频，不会引入小数分频抖动。
二、CDR 电路工作原理，156.25MHz 在 CDR 中的作用
CDR 全称时钟数据恢复，高速串行信号不单独传输时钟，时钟信息嵌入在数据流 0/1 跳变沿里面。
- 156.25MHz 作为外部参考基准时钟，只在链路初始锁定阶段使用，给 CDR 一个频率起点。
- CDR 内部相位检测器持续监测收到数据的跳变边沿，不断微调本地采样时钟相位，对齐数据眼图中心。
- 链路锁定成功之后，CDR 会跟随接收数据流的频率，外部 156.25MHz 作为稳定基准，防止频率漂移、失锁。
- 无 DSP 简易光引擎方案对参考时钟抖动要求极高，156.25MHz 低抖动差分晶振是 CDR 正常锁定的基础；带 DSP 的光模块容错更高，但依然沿用该参考时钟体系。
三、硬件落地实现步骤
- 器件选型：选用 156.25MHz 差分晶振，LVPECL/LVDS 输出，低相位抖动，满足光模块抖动预算。
- PCB 布局：晶振紧贴 SerDes/DSP 时钟输入引脚，差分时钟走线等长、阻抗控制 100Ω，增加电源滤波，减少噪声干扰。
- 发送侧链路：156.25MHz 送入 PLL，整数倍频生成比特时钟，PCS 并行数据转为 SerDes 高速串行电信号，驱动 TOSA 激光器转换成光信号。
- 接收侧链路：ROSA 把光信号转为电信号，送入 CDR 模块；CDR 以 156.25MHz 作为初始参考，检测数据边沿，恢复采样时钟，采样数据，串并转换输出并行数据。
- 系统测试：测试眼图、相位抖动、误码率，验证 CDR 锁定时间、抗频偏能力；高低温老化验证晶振稳定性。
四、156.25MHz 时钟关键指标要求
- 输出类型：差分 LVPECL / LVDS，抑制共模噪声
- 相位抖动：RMS 抖动越低越好，高速模块一般几十 fs 级别
- 频率稳定度：±20ppm ~ ±25ppm，全温范围保持稳定
- 时钟周期：6.4ns
五、适用光模块场景
- SFP+ 10G 光模块
- SFP28 25G 单通道光模块
- QSFP28 100G（4×25G）
- QSFP56、QSFP-DD 400G、800G 模块，仍以 156.25MHz 作为基础参考时钟
【相关 FAQ】
问题 1：光模块里面的 156.25MHz 参考时钟从物理源头来说是怎么产生的，在 CDR 落地时起什么作用？
回答 1：光模块 156.25MHz 参考时钟源自 SONET 标准迭代，为解决小数分频抖动问题确定，由差分晶振输出；CDR 落地时，156.25MHz 作为初始频率基准，辅助 CDR 锁定高速串行数据流，完成时钟与数据恢复采样。
问题 2：光模块 156.25MHz 为什么选择这个带小数点的频率，而不继续沿用老的 155.52MHz？
回答 2：老的 155.52MHz 倍频到以太网速率会产生小数分频，引入额外抖动，光模块 156.25MHz 可以和 10G、25G 等线路速率形成严格整数倍，方便 PLL 与 CDR 电路设计，降低误码风险。
问题 3：光模块 CDR 工作时，是否全程都依靠 156.25MHz 时钟直接采样接收的数据？
回答 3：不是，156.25MHz 仅作为 CDR 的外部参考基准，用于链路初始锁定；锁定完成后 CDR 会跟踪接收数据流的边沿生成采样时钟，156.25MHz 用来防止频率漂移、避免 CDR 失锁。
问题 4：在光模块 CDR 落地的硬件设计阶段，选用 156.25MHz 晶振有什么布局注意事项？
回答 4：光模块 CDR 落地硬件设计中，156.25MHz 差分晶振要靠近 SerDes/DSP 时钟输入引脚，差分走线等长，控制差分阻抗，电源增加滤波电路，降低相位抖动，保障 CDR 稳定锁定。
【参考资料】
[2026-10-21]（光模块里的 156.25MHz 是怎么来的？从物理源头讲到 CDR 落地）与非网
[2026-10-21]（光模块里的 156.25MHz 是怎么来的？从物理源头讲到 CDR 落地）电子发烧友网
[2026-09-16]（1.6T 光模块晶振怎么选？频点、抖动、封装一次讲清）晶科鑫
[2026-08-31]（156.25MHz 差分晶振：SerDes 参考时钟怎么配）手机搜狐网
[2026-03-15]（泰晶科技推出 625M 超低抖动差分振荡器，15fs “纯净心跳” 直击单波 400G 高速互连）泰晶科技
【免责声明】
本文是光模块 156.25MHz 时钟原理及 CDR 落地的技术科普整理，仅作为硬件研发知识参考，不构成光模块硬件设计、器件选型与量产方案建议；时钟参数、CDR 性能、抖动预算需要结合芯片 datasheet、IEEE 以太网标准与样机实测验证，实际产品开发请参考原厂技术文档。